KI-gestützte Automatisierung des Chip- & Leiterplattenentwurfs (EDA)

Moderne Chips und Platinen haben Suchräume, die für manuelles Abstimmen viel zu groß sind: tausende Werkzeugparameter, Milliarden Platzierungsmöglichkeiten und eine Verifikation, die den größten Teil des Projektplans verbraucht. KI-gestütztes EDA setzt Reinforcement Learning und ML-Suche auf den bestehenden RTL-zu-GDSII-Ablauf auf, ergänzt Automatisierung für das Schließen der Abdeckung und die Analogdimensionierung, bietet autonome Leiterplatten- Platzierung und -Verdrahtung und gibt Ingenieuren LLM-Copiloten für RTL und Werkzeugskripte. Typischer Nutzen: bessere PPA bei gleichem Aufwand oder gleiche PPA mit weniger Ingenieurwochen.

Problem & Nutzen

• Heute: Ingenieure der physischen Implementierung stimmen Einstellungen für Synthese, Platzierung, Clock-Tree und Verdrahtung über viele Läufe von Hand ab; Verifikationsteams schreiben Constrained-Random-Tests und jagen Abdeckungs- lücken; Analogentwickler dimensionieren Transistoren nach Erfahrung und migrieren Schaltungen für jeden Technologieknoten neu; das Layout dichter Platinen (schnelles DDR, HF, Leistung) dauert Tage bis Wochen pro Platine.
• KI-Nutzen: Werkzeuge durchsuchen den Parameterraum autonom, übertragen Gelerntes über Läufe und Entwürfe hinweg und führen viele Versuche parallel auf Cloud- oder On-Premises-Rechenleistung aus. Hersteller berichten von breitem Produktiveinsatz von DSO.ai und Cerebrus auf fortgeschrittenen Knoten, uns sind aber keine neutralen Tape-out-Zahlen bekannt [1][2]. Betrachten Sie Herstellerzahlen als Marketingaussagen; der Gewinn hängt von Entwurfstyp und Ausgangsaufwand ab.
• Strategischer Kontext: Der EU Chips Act soll die europäischen Kapazitäten für Halbleiterentwurf und -fertigung stärken; die Entwurfsproduktivität ist ein Engpass für EU-Fabless-Firmen, Forschungs- institute und die Zulieferkette der Automobil- und Industriebranche [8].

Varianten

• Optimierung der digitalen Implementierung (RTL-zu-GDSII): RL-/ML-Suche über Ablaufparameter für PPA (DSO.ai, Cerebrus).
• Makroplatzierung / Floorplanning: RL-Platzierer wie Googles AlphaChip, eingesetzt für TPU-Floorplans [3].
• Verifikations-KI: Rangfolge von Tests zum Schließen der Abdeckung, Optimierung von Regressionen, Fehler-Triage, LLM-erzeugte Testbenches und Assertions.
• Analog und Mixed-Signal: Schaltungsdimensionierung, Topologiesuche und Migration von Knoten zu Knoten mit bayesscher Optimierung oder RL.
• Leiterplattenlayout (Variante): autonome Platzierung und Verdrahtung unter Entwurfsregeln und Signalintegritäts-Randbedingungen (z. B. Quilter, Cadence Allegro X AI, Altium, Siemens Xpedition) [6].
• LLM-Copiloten: RTL-Erzeugung, Lint-Korrektur, Unterstützung bei EDA-Skripten (Tcl/Python); siehe CODE-001.
• FPGA- und KMU-/Maker-Variante: KI-gestützte Platzierungshinweise und Verdrahtung in den FPGA-Toolchains der Hersteller; KI-gestützte Schaltplanprüfung für kleine Hardwareteams.

So funktioniert es

1. RTL + constraints + PDK / schematic + design rules
2. baseline run in the EDA flow (synthesis
3. floorplan
4. place
5. CTS
6. route
7. signoff)
8. AI optimiser proposes parameters / placements (RL agent, Bayesian search, surrogate models)
9. parallel tool runs on compute farm; PPA, timing, DRC reports fed back as reward
10. best candidates ranked
11. engineer review
12. signoff checks (STA, LVS/DRC, power, SI/PI)
13. tape-out / board release

• RL und ML-Suche: Der Agent behandelt den Werkzeugablauf als Umgebung; die Belohnung kombiniert Timing-Reserve, Leistung, Fläche und Laufzeit. Gelernte Modelle werden zwischen Läufen und Entwurfsversionen übernommen.
• Platzierung als RL-/Graphenlernen: Netzlisten sind Graphen; Graph-Neuronale-Netze betten sie ein, sodass eine Policy Makros platzieren kann, danach vollenden analytische Platzierer die Standardzellen [3].
• Verifikations-KI: ML-Modelle ordnen, welche Tests unerforschte Abdeckung treffen; LLM-Agenten erzeugen Stimuli und Assertions, die Simulatoren bleiben die maßgebliche Instanz.
• Leiterplatten-Autonomie: Constraint-Solver plus ML-Platzierung erzeugen Layoutkandidaten, die ein Mensch prüft, mit DRC und Simulation als harten Prüfungen.
• Mensch-in-der-Schleife (Human-in-the-Loop): Ingenieure legen Ziele und Randbedingungen fest, prüfen Ergebnisse und verantworten die Abnahme (Signoff). Deterministische Signoff-Werkzeuge (STA, DRC, LVS, formale Verifikation) werden nie durch ein Modell ersetzt.

Datenaufbereitung

Die Daten sind vergangene Entwurfsläufe: RTL und Netzlisten, Randbedingungen, Werkzeugkonfigurationen, PPA-/Timing-Berichte, DRC-/LVS-Ergebnisse, Simulationsprotokolle und, bei Platinen, Schaltpläne, Bibliotheken und Layoutregeln. Sie liegen in der Versionsverwaltung, auf den Dateisystemen der EDA-Rechenfarm und in Projektablagen; in kleineren Firmen auch in lokalen Ordnern der Ingenieure.

Typische Lücken: Läufe ohne protokollierte Parameter, Ergebnisse in Freitext-Logs, fehlende Verknüpfung zwischen Entwurfsversion und Bericht, ungepflegte Bauteilbibliotheken mit doppelten Teilen, keine Aufzeichnung fehlgeschlagener Versuche und uneingeschränkter Zugriff auf besonders schützenswertes geistiges Eigentum.

Schritte der Aufbereitung: - Abgeschlossene Läufe und das, was protokolliert wurde, inventarisieren (PREP-001, PREP-002). - Lauf-Protokollierung vereinheitlichen: Parameter, Werkzeugversion, Ergebnismetriken in einer Tabelle pro Lauf (PREP-011, PREP-005). - Bauteil- und Footprint-Bibliotheken bereinigen und mit Metadaten versehen (PREP-010). - Zielmetriken und einen Hold-out-Satz früherer Entwürfe festlegen (PREP-018). - Zugriff beschränken und geistiges Eigentum klassifizieren, bevor Cloud-LLMs für RTL oder Skripte genutzt werden (PREP-023, PREP-024).

Werkzeuge: Git, eine Metrikdatenbank oder MLflow, Parser für Werkzeugberichte. Planen Sie etwa 30 % des Aufwands für Datenarbeit ein; Ersatzmodelle brauchen hunderte konsistente Läufe, beginnen Sie also jetzt mit der Protokollierung, auch wenn Sie Werkzeuge kaufen. Siehe GUIDE-003.

Umsetzungswege

Welcher Weg für wen

• KMU: Weg A, weil Leiterplattenwerkzeuge mit KI-Funktionen (Altium, CELUS, Quilter, Flux) ausgereift genug sind, in den bestehenden Entwurfsablauf passen und keine eigene Infrastruktur brauchen; nutzen Sie KiCad (Weg C), wenn das Budget knapp ist.
• Großunternehmen: Weg A, weil Chip-Abläufe an foundry-qualifizierte kommerzielle Werkzeuge gebunden sind, bei denen die KI-Optionen Zusatzmodule desselben Herstellers sind (Synopsys, Cadence, Siemens EDA).
• Entwickler: Weg C, weil OpenROAD, Yosys, KiCad und offene PDKs vollständiges Experimentieren mit RL und Code-LLMs auf eigener Hardware erlauben.

Weg A — Kaufen (Standardsoftware, empfohlen)

• KI für den digitalen Ablauf: Synopsys DSO.ai und die Suite Synopsys.ai (inkl. KI für Verifikation und Test), Cadence Cerebrus und die Cadence-JedAI-Plattform, Siemens EDA (Solido, Aprisa AI, Questa One), Simulationswerkzeuge von Ansys/Synopsys. Ein großer Marktanteil liegt bei diesen US-Herstellern.
• EU-/sonstige Anbieter: Siemens EDA (Deutschland/USA), Racyics (DE, Entwurfsdienstleistungen), Dolphin Design (FR), Menta (FR, eFPGA), Cadence und Synopsys mit F&E-Standorten in der EU. Reine EU-Produkte für KI-EDA gibt es kaum.
• Leiterplatte: Quilter (autonomes Layout), Cadence Allegro X, Altium 365, Siemens Xpedition, Flux (browserbasiert, KI-Copilot), CELUS (DE, KI-gestützte Bauteilauswahl und Schaltplanerzeugung).
• Wählen Sie A, wenn: Sie bereits einen kommerziellen Ablauf lizenzieren; die KI-Optionen sind Zusatzmodule derselben Werkzeuge, mit PDK- und Foundry-Qualifizierung und Herstellersupport.

Weg B — Auf Cloud-KI-Diensten aufbauen

• Nutzen Sie führende LLM-APIs (Claude, GPT, Gemini, Mistral als EU-Anbieter) für RTL-Entwürfe, Lint- Triage, Testbench-Erzeugung und das Schreiben von EDA-Skripten, mit Simulator und Linter als angebundenen Werkzeugen.
• Orchestrieren Sie mit einem Agent-Framework; jedes erzeugte Artefakt muss Compile-, Lint-, Simulations- und formale Prüfungen bestehen. Prüfen Sie Klauseln zu Exportkontrolle und geistigem Eigentum: RTL ist besonders schützenswertes geistiges Eigentum, daher bevorzugen Sie EU-Regionen und Verträge ohne Datenspeicherung oder Weg C.

Weg C — Selbst betreiben (Open Source)

• Offene EDA-Abläufe: OpenROAD und OpenROAD-flow-scripts (RTL-zu-GDSII), Yosys, OpenLane 2, KLayout, Verilator, cocotb, Magic/Netgen; offene PDKs (SkyWater sky130, GlobalFoundries gf180mcu, IHP SG13G2 aus Deutschland) für Ausbildung, Forschung und Entwürfe der Klasse Tiny Tapeout [4].
• Offene KI-Komponenten: OpenROAD enthält ML-gestütztes Auto-Tuning; Googles AlphaChip hat circuit_training und Checkpoints veröffentlicht [3]; offene Code-LLMs (Qwen-Coder, DeepSeek-Coder, Mistral Codestral-Klasse), für Verilog feingetunt; Forschungs-Benchmarks wie VerilogEval und RTLLM.
• Leiterplatte: KiCad (Open Source) mit Skripting und Autoroutern aus der Community (Freerouting).
• Hardware: HW3 für ein Code-LLM, das Team-Copiloten bedient; die Rechenfarm für Ablaufläufe ist CPU- lastig und der Hauptkostenfaktor, HW2 genügt für RL-Experimente an kleinen Entwürfen.

Weg D — Eigenes Training

Lohnt sich für Unternehmen mit Entwurfshistorie: Ersatzmodelle für Timing/Congestion auf den eigenen früheren Läufen trainieren, ein RTL-LLM mit internem Code feintunen oder Platzierungs-Policies je Architektur trainieren. Benötigt hunderte bis tausende abgeschlossene Läufe mit protokollierten Parametern und Ergebnissen, dazu ML- und EDA-Fachwissen. Halten Sie Trainingsdaten innerhalb der Unternehmensgrenzen (NDAs mit der Foundry).

Stand der Technik (2026)

• Kommerzielles agentisches EDA: Hersteller vermarkten inzwischen Multi-Agenten-„KI-Ingenieure“ für die Ablauf- orchestrierung, Verifikation und Fehlersuche auf ihren RL-Optimierern (z. B. Synopsys AgentEngineer, Cadence AI Agents) [1][2]. Der Reifegrad ist unterschiedlich; die meisten sind unterstützend statt autonom.
• AlphaChip: RL-Floorplanning, in Nature (2021) veröffentlicht, mit einem Nachtrag von 2024 zum Einsatz in neueren TPU-Generationen; unabhängige Bewertungen diskutierten seinen Vorteil gegenüber starken Basislinien und Simulated-Annealing-Platzierern, daher sollten Ergebnisse auf neuen Entwürfen per Benchmark geprüft werden [3].
• LLMs für RTL: Die Bestehensquoten auf Benchmarks im Stil von VerilogEval sind stark gestiegen, doch funktionale Korrektheit bei großen, realen Entwürfen, timing-bewusstes Codieren und Hardware-Sicherheits- eigenschaften bleiben Schwachstellen.
• Grenzen und Fehlerbilder: Ergebnisse lassen sich nicht blind über Knoten und Entwurfsstile übertragen; Reward Hacking (gute Stellvertretermetriken, schlechtes Signoff); Nichtdeterminismus der Werkzeuge; halluzinierter RTL-Code, der simuliert, aber unterschwellig falsch ist; Kontamination der Trainingsdaten in Benchmarks; hohe Lizenzkosten für Rechenleistung. Formale Verifikation und Signoff müssen deterministisch bleiben.

Gemeinsame Bausteine & Kombinationen

• Fähigkeiten: reinforcement-learning, optimization-solver, llm-code, simulation.
• SCI-005 (Simulations-Ersatzmodelle) teilt Methoden für Ersatzmodelle bei Thermik/EM/SI; SCI-006 teilt Optimierungsansätze; SCI-013 (Anforderungen/MBSE) liefert Spezifikationen für die Verifikationsplanung; SCI-022 (Testdatenanalytik) deckt Validierungsdaten nach der Fertigung (Post-Silicon) ab.
• CODE-001/CODE-002: Derselbe Serving-Stack für Code-LLMs (HW3) und derselbe Agent-Rahmen können RTL- und EDA-Skript-Copiloten bedienen; CI-/Regressionsinfrastruktur wird gemeinsam genutzt.

Aufwand, Kosten & Kennzahlen

• Weg A: KI-Zusatzlizenzen on top auf ohnehin hohe EDA-Ausgaben; Wochen bis zur Einführung an einem Block, ein Quartal für den Rollout über ein Chip-Programm.
• Weg B/C: Ein Copilot-Pilot dauert 1-3 Monate; Projekte mit offenen Abläufen brauchen ein erfahrenes Team und Monate; Rechenleistung (CPU-Farm und Lizenzen) dominiert die Kosten.
• Weg D: Quartale; braucht Daten zur Laufhistorie und ML-Personal.
• Kennzahlen: PPA-Differenz gegenüber der Basislinie bei gleichem Aufwand, Ingenieurwochen bis zum Timing-Closure, Anzahl der Ablaufiterationen, Dauer bis zum Schließen der Abdeckung, Laufzeit der Regression, vor dem Silizium gefundene Fehler, vermiedene Respins, Layoutstunden pro Platine, Quote beim ersten Durchlauf ohne DRC-/SI-Fehler.

Menschen & Veränderung

Geschäftsführung und Abteilungsleitung (Leitung Hardware oder Chipentwurf) legen die Ziele fest und die Regel, dass Signoff deterministisch und menschlich bleibt. Beziehen Sie die IT für Rechenfarm und Lizenzen ein, die IT-Sicherheit für Schutz des geistigen Eigentums und Exportkontrolle (GUIDE-013) und Recht oder Compliance für Foundry-NDAs und Bedingungen der Hersteller zur Datennutzung (GUIDE-010).

Betriebsrat: abhängig vom Einzelfall. EDA-Werkzeuge schreiben detaillierte Lauf- und Lizenzprotokolle pro Ingenieur, sind also objektiv zur Leistungsüberwachung geeignet, und §87(1) Nr. 6 BetrVG greift häufig; auch ein Code-Assistent für RTL wirft die Frage auf. Unterrichten Sie den Betriebsrat rechtzeitig nach §90(1) Nr. 3, vereinbaren Sie, dass Protokolle nicht zur Leistungskontrolle genutzt werden, und erwägen Sie einen Sachverständigen nach §80(3) (GUIDE-004). Öffentliche Stellen beziehen den Personalrat ein.

Datenschutzbeauftragte(r): geringe Relevanz, da die Daten technisch sind; Benutzerkonten und Commit-Autorennamen sind die einzigen personenbezogenen Daten (GUIDE-005).

KI-Kompetenz: Unterstützen Sie Ingenieure mit Schulungen dazu, was der Optimierer garantieren kann und was nicht, und zur Prüfung von erzeugtem RTL (GUIDE-006). Wählen Sie einen Pilotblock oder eine Platinenfamilie mit 2-4 Ingenieuren, vergleichen Sie mit der manuellen Basislinie und legen Sie ein Go/No-Go fest (GUIDE-009). Typische Sorgen sind Arbeitsplatzverlust und Verlust der Entwurfskontrolle; begegnen Sie ihnen, indem Sie zeigen, dass Ingenieure die Randbedingungen setzen, jedes Ergebnis prüfen und das Signoff behalten, und indem Sie eine KI-Fürsprecherin oder einen KI-Fürsprecher benennen (GUIDE-008).

Risiken, Regulierung & Compliance

• KI-Verordnung (AI Act): minimales Risiko. Entwurfswerkzeuge sind kein Anwendungsfall nach Anhang III; die KI-Kompetenz (Art. 4) gilt. Die entworfenen Chips können unter eigene Regelwerke fallen (z. B. Automobil-Sicherheit, Medizin- produkte, Cyber Resilience Act für Produkte mit digitalen Elementen) [7].
• DSGVO: im Allgemeinen keine personenbezogenen Daten; Aktivitätsprotokolle von Ingenieuren in Copiloten können personenbezogen sein, daher gelten die üblichen Regeln für Beschäftigtendaten und Betriebsvereinbarungen.
• Geistiges Eigentum und Exportkontrolle: RTL, PDK und Netzlisten sind hochsensibel; PDKs unterliegen NDAs der Foundry, die Cloud- oder Drittmodell-Nutzung untersagen können; Exportkontrollregeln (EU-Dual-Use-Verordnung, US-EAR) können für Entwurfswerkzeuge und Daten fortgeschrittener Knoten gelten.
• Sicherheit: Abläufe nach ISO 26262 / IEC 61508 erfordern eine Werkzeugqualifizierung; KI-erzeugte Ergebnisse sind als nicht vertrauenswürdige Kandidaten zu behandeln, die durch qualifizierte deterministische Werkzeuge verifiziert werden.
• EU Chips Act: Förder- und Entwurfsplattform-Programme (Chips-Design-Plattform, Pilotlinien) können KMU und Forschungsnutzer unterstützen [8].
• Gegenmaßnahmen: Signoff deterministisch halten, KI-Vorschläge protokollieren, auf eigenen Entwürfen benchmarken, für geistiges Eigentum Inferenz On-Premises oder in der EU bevorzugen.

Erste Schritte

1. Wählen Sie einen Block oder eine Platine mit vorhandener manueller Basislinie und messbaren PPA-/Closure-Zielen.
2. Lassen Sie darauf den KI-Optimierer des Herstellers (Weg A) oder den OpenROAD-Auto-Tuner (Weg C) laufen, mit identischem Aufwandsbudget.
3. Ergänzen Sie einen RTL-/Skript-Copiloten für ein Team, mit Compile-/Lint-/Simulationsprüfungen als Gate-Werkzeugen.
4. Protokollieren Sie jeden Lauf (Parameter, Berichte), um einen Datensatz für spätere Ersatzmodelle aufzubauen.
5. Legen Sie Regeln für geistiges Eigentum und Datenumgang (PDK-NDA, Exportkontrolle) fest, bevor Sie ein Cloud-LLM nutzen.

Quellen

1. Synopsys — Synopsys.ai / DSO.ai — https://www.synopsys.com/ai/ai-powered-eda/dso-ai.html
2. Cadence — Cerebrus AI Studio / Cadence AI — https://www.cadence.com/en_US/home/tools/digital-design-and-signoff/soc-implementation-and-floorplanning/cerebrus-intelligent-chip-explorer.html
3. Mirhoseini et al., Nature 2021 "A graph placement methodology for fast chip design" and 2024 addendum — https://www.nature.com/articles/s41586-021-03544-w
4. OpenROAD project — https://github.com/The-OpenROAD-Project/OpenROAD
5. Pinckney et al. — VerilogEval benchmark — https://github.com/NVlabs/verilog-eval
6. Quilter — autonomous PCB design — https://www.quilter.ai
7. Regulation (EU) 2024/1689 (AI Act) — https://eur-lex.europa.eu/eli/reg/2024/1689/oj
8. European Commission — European Chips Act — https://digital-strategy.ec.europa.eu/en/policies/european-chips-act